Skip to content
Snippets Groups Projects
Commit 2e427c03 authored by Baptiste LEFEVRE's avatar Baptiste LEFEVRE
Browse files

connect pcie to rst_release inside bus

parent 6d3bc5dc
No related tags found
No related merge requests found
Hide whitespace changes
Inline Side-by-side
agilex_LL_firmware.qsf
+ 1
− 0
View file @ 2e427c03
......@@ -142,3 +142,4 @@ set_global_assignment -name IP_FILE source/ip/reset_release_ip.ip
set_instance_assignment -name IO_STANDARD 1.8V -to pin_perst
set_instance_assignment -name VIRTUAL_PIN ON -to pio_out0
set_location_assignment PIN_BU58 -to pin_perst
set_global_assignment -name IP_FILE source/ip/pcie_ed/pcie_ed_rst_release_on_bus.ip
source/agilex_LL_firmware.vhd
+ 2
− 2
View file @ 2e427c03
......@@ -93,7 +93,7 @@ architecture rtl of agilex_LL_firmware is
refclk0_clk : in std_logic := 'X'; -- clk
refclk1_clk : in std_logic := 'X'; -- clk
pin_perst_pin_perst : in std_logic := 'X'; -- pin_perst
pcie_ninit_done_ninit_done : in std_logic := 'X'; -- ninit_done
--pcie_ninit_done_ninit_done : in std_logic := 'X'; -- ninit_done
hip_serial_rx_n_in1 : in std_logic := 'X'; -- rx_n_in1
hip_serial_tx_n_out8 : out std_logic; -- tx_n_out8
hip_serial_rx_n_in2 : in std_logic := 'X'; -- rx_n_in2
......@@ -202,7 +202,7 @@ signal not_ready_s : std_logic;
refclk0_clk => refclk0_clk, -- refclk0.clk
refclk1_clk => refclk1_clk, -- refclk1.clk
pin_perst_pin_perst => pin_perst, -- pin_perst.pin_perst
pcie_ninit_done_ninit_done => not_ready_s, -- ninit_done
--pcie_ninit_done_ninit_done => not_ready_s, -- ninit_done
hip_serial_rx_n_in1 => pcie_rx_n_in1, -- hip_serial.rx_n_in1
hip_serial_tx_n_out8 => pcie_tx_n_out8, -- .tx_n_out8
hip_serial_rx_n_in2 => pcie_rx_n_in2, -- .rx_n_in2
......
source/ip/pcie_ed/pcie_ed_rst_release_on_bus.ip 0 → 100644
+ 192
− 0
View file @ 2e427c03
<?xml version="1.0" ?>
<ipxact:component xmlns:altera="http://www.altera.com/XMLSchema/IPXact2014/extensions" xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014">
<ipxact:vendor>Intel Corporation</ipxact:vendor>
<ipxact:library>pcie_ed_rst_release_on_bus</ipxact:library>
<ipxact:name>pcie_ed_rst_release_on_bus</ipxact:name>
<ipxact:version>19.3.2</ipxact:version>
<ipxact:busInterfaces>
<ipxact:busInterface>
<ipxact:name>ninit_done</ipxact:name>
<ipxact:busType vendor="altera" library="altera" name="conduit" version="21.2"></ipxact:busType>
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="altera" library="altera" name="conduit" version="21.2"></ipxact:abstractionRef>
<ipxact:portMaps>
<ipxact:portMap>
<ipxact:logicalPort>
<ipxact:name>ninit_done</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort>
<ipxact:name>ninit_done</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
</ipxact:portMaps>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
<ipxact:slave></ipxact:slave>
<ipxact:parameters>
<ipxact:parameter parameterId="associatedClock" type="string">
<ipxact:name>associatedClock</ipxact:name>
<ipxact:displayName>associatedClock</ipxact:displayName>
<ipxact:value></ipxact:value>
</ipxact:parameter>
<ipxact:parameter parameterId="associatedReset" type="string">
<ipxact:name>associatedReset</ipxact:name>
<ipxact:displayName>associatedReset</ipxact:displayName>
<ipxact:value></ipxact:value>
</ipxact:parameter>
<ipxact:parameter parameterId="prSafe" type="bit">
<ipxact:name>prSafe</ipxact:name>
<ipxact:displayName>Partial Reconfiguration Safe</ipxact:displayName>
<ipxact:value>false</ipxact:value>
</ipxact:parameter>
</ipxact:parameters>
</ipxact:busInterface>
</ipxact:busInterfaces>
<ipxact:model>
<ipxact:views>
<ipxact:view>
<ipxact:name>QUARTUS_SYNTH</ipxact:name>
<ipxact:envIdentifier>:quartus.altera.com:</ipxact:envIdentifier>
<ipxact:componentInstantiationRef>QUARTUS_SYNTH</ipxact:componentInstantiationRef>
</ipxact:view>
</ipxact:views>
<ipxact:instantiations>
<ipxact:componentInstantiation>
<ipxact:name>QUARTUS_SYNTH</ipxact:name>
<ipxact:moduleName>altera_s10_user_rst_clkgate</ipxact:moduleName>
<ipxact:fileSetRef>
<ipxact:localName>QUARTUS_SYNTH</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:componentInstantiation>
</ipxact:instantiations>
<ipxact:ports>
<ipxact:port>
<ipxact:name>ninit_done</ipxact:name>
<ipxact:wire>
<ipxact:direction>out</ipxact:direction>
<ipxact:wireTypeDefs>
<ipxact:wireTypeDef>
<ipxact:typeName>STD_LOGIC</ipxact:typeName>
<ipxact:viewRef>QUARTUS_SYNTH</ipxact:viewRef>
</ipxact:wireTypeDef>
</ipxact:wireTypeDefs>
</ipxact:wire>
</ipxact:port>
</ipxact:ports>
</ipxact:model>
<ipxact:vendorExtensions>
<altera:entity_info>
<ipxact:vendor>Intel Corporation</ipxact:vendor>
<ipxact:library>pcie_ed_rst_release_on_bus</ipxact:library>
<ipxact:name>altera_s10_user_rst_clkgate</ipxact:name>
<ipxact:version>19.3.2</ipxact:version>
</altera:entity_info>
<altera:altera_module_parameters>
<ipxact:parameters>
<ipxact:parameter parameterId="outputType" type="string">
<ipxact:name>outputType</ipxact:name>
<ipxact:displayName>Type of reset output port</ipxact:displayName>
<ipxact:value>Conduit Interface</ipxact:value>
</ipxact:parameter>
<ipxact:parameter parameterId="DEVICE_FAMILY" type="string">
<ipxact:name>DEVICE_FAMILY</ipxact:name>
<ipxact:displayName>Device family</ipxact:displayName>
<ipxact:value>Agilex</ipxact:value>
</ipxact:parameter>
</ipxact:parameters>
</altera:altera_module_parameters>
<altera:altera_system_parameters>
<ipxact:parameters>
<ipxact:parameter parameterId="device" type="string">
<ipxact:name>device</ipxact:name>
<ipxact:displayName>Device</ipxact:displayName>
<ipxact:value>AGFB014R24A2E2VR0</ipxact:value>
</ipxact:parameter>
<ipxact:parameter parameterId="deviceFamily" type="string">
<ipxact:name>deviceFamily</ipxact:name>
<ipxact:displayName>Device family</ipxact:displayName>
<ipxact:value>Agilex</ipxact:value>
</ipxact:parameter>
<ipxact:parameter parameterId="deviceSpeedGrade" type="string">
<ipxact:name>deviceSpeedGrade</ipxact:name>
<ipxact:displayName>Device Speed Grade</ipxact:displayName>
<ipxact:value>2</ipxact:value>
</ipxact:parameter>
<ipxact:parameter parameterId="generationId" type="int">
<ipxact:name>generationId</ipxact:name>
<ipxact:displayName>Generation Id</ipxact:displayName>
<ipxact:value>0</ipxact:value>
</ipxact:parameter>
<ipxact:parameter parameterId="bonusData" type="string">
<ipxact:name>bonusData</ipxact:name>
<ipxact:displayName>bonusData</ipxact:displayName>
<ipxact:value>bonusData
{
}
</ipxact:value>
</ipxact:parameter>
<ipxact:parameter parameterId="hideFromIPCatalog" type="bit">
<ipxact:name>hideFromIPCatalog</ipxact:name>
<ipxact:displayName>Hide from IP Catalog</ipxact:displayName>
<ipxact:value>false</ipxact:value>
</ipxact:parameter>
<ipxact:parameter parameterId="lockedInterfaceDefinition" type="string">
<ipxact:name>lockedInterfaceDefinition</ipxact:name>
<ipxact:displayName>lockedInterfaceDefinition</ipxact:displayName>
<ipxact:value>&lt;boundaryDefinition&gt;
&lt;interfaces&gt;
&lt;interface&gt;
&lt;name&gt;ninit_done&lt;/name&gt;
&lt;type&gt;conduit&lt;/type&gt;
&lt;isStart&gt;false&lt;/isStart&gt;
&lt;ports&gt;
&lt;port&gt;
&lt;name&gt;ninit_done&lt;/name&gt;
&lt;role&gt;ninit_done&lt;/role&gt;
&lt;direction&gt;Output&lt;/direction&gt;
&lt;width&gt;1&lt;/width&gt;
&lt;lowerBound&gt;0&lt;/lowerBound&gt;
&lt;vhdlType&gt;STD_LOGIC&lt;/vhdlType&gt;
&lt;terminationValue&gt;0&lt;/terminationValue&gt;
&lt;/port&gt;
&lt;/ports&gt;
&lt;assignments&gt;
&lt;assignmentValueMap/&gt;
&lt;/assignments&gt;
&lt;parameters&gt;
&lt;parameterValueMap&gt;
&lt;entry&gt;
&lt;key&gt;associatedClock&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;associatedReset&lt;/key&gt;
&lt;/entry&gt;
&lt;entry&gt;
&lt;key&gt;prSafe&lt;/key&gt;
&lt;value&gt;false&lt;/value&gt;
&lt;/entry&gt;
&lt;/parameterValueMap&gt;
&lt;/parameters&gt;
&lt;/interface&gt;
&lt;/interfaces&gt;
&lt;/boundaryDefinition&gt;</ipxact:value>
</ipxact:parameter>
<ipxact:parameter parameterId="systemInfos" type="string">
<ipxact:name>systemInfos</ipxact:name>
<ipxact:displayName>systemInfos</ipxact:displayName>
<ipxact:value>&lt;systemInfosDefinition&gt;
&lt;connPtSystemInfos/&gt;
&lt;/systemInfosDefinition&gt;</ipxact:value>
</ipxact:parameter>
</ipxact:parameters>
</altera:altera_system_parameters>
<altera:altera_interface_boundary>
<altera:interface_mapping altera:name="ninit_done" altera:internal="pcie_ed_rst_release_on_bus.ninit_done" altera:type="conduit" altera:dir="end">
<altera:port_mapping altera:name="ninit_done" altera:internal="ninit_done"></altera:port_mapping>
</altera:interface_mapping>
</altera:altera_interface_boundary>
<altera:altera_has_warnings>false</altera:altera_has_warnings>
<altera:altera_has_errors>false</altera:altera_has_errors>
</ipxact:vendorExtensions>
</ipxact:component>
\ No newline at end of file
source/pcie_ed.qsys
+ 158
− 8
View file @ 2e427c03
......@@ -14,7 +14,7 @@
{
datum _sortIndex
{
value = "0";
value = "1";
type = "int";
}
}
......@@ -22,7 +22,7 @@
{
datum _sortIndex
{
value = "1";
value = "2";
type = "int";
}
datum sopceditor_expanded
......@@ -31,11 +31,19 @@
type = "boolean";
}
}
element pcie_ed_rst_release_on_bus
{
datum _sortIndex
{
value = "0";
type = "int";
}
}
element pio_out
{
datum _sortIndex
{
value = "2";
value = "3";
type = "int";
}
datum sopceditor_expanded
......@@ -76,11 +84,6 @@
<parameter name="useTestBenchNamingPattern" value="false" />
<instanceScript></instanceScript>
<interface name="hip_serial" internal="DUT.hip_serial" type="conduit" dir="end" />
<interface
name="pcie_ninit_done"
internal="DUT.ninit_done"
type="conduit"
dir="end" />
<interface name="pin_perst" internal="DUT.pin_perst" type="conduit" dir="end" />
<interface
name="pio_out_port"
......@@ -4379,6 +4382,142 @@
<value>type jtag id 110:132</value>
</entry>
</assignmentValueMap>
</assignmentDefinition>]]></parameter>
<parameter name="svInterfaceDefinition" value="" />
</module>
<module
name="pcie_ed_rst_release_on_bus"
kind="altera_generic_component"
version="1.0"
enabled="1">
<parameter name="componentDefinition"><![CDATA[<componentDefinition>
<boundary>
<interfaces>
<interface>
<name>ninit_done</name>
<type>conduit</type>
<isStart>false</isStart>
<ports>
<port>
<name>ninit_done</name>
<role>ninit_done</role>
<direction>Output</direction>
<width>1</width>
<lowerBound>0</lowerBound>
<vhdlType>STD_LOGIC</vhdlType>
<terminationValue>0</terminationValue>
</port>
</ports>
<assignments>
<assignmentValueMap/>
</assignments>
<parameters>
<parameterValueMap>
<entry>
<key>associatedClock</key>
</entry>
<entry>
<key>associatedReset</key>
</entry>
<entry>
<key>prSafe</key>
<value>false</value>
</entry>
</parameterValueMap>
</parameters>
</interface>
</interfaces>
</boundary>
<originalModuleInfo>
<className>altera_s10_user_rst_clkgate</className>
<version>19.3.2</version>
<displayName>Reset Release Intel FPGA IP</displayName>
</originalModuleInfo>
<systemInfoParameterDescriptors>
<descriptors>
<descriptor>
<parameterDefaultValue></parameterDefaultValue>
<parameterName>DEVICE_FAMILY</parameterName>
<parameterType>java.lang.String</parameterType>
<systemInfotype>DEVICE_FAMILY</systemInfotype>
</descriptor>
</descriptors>
</systemInfoParameterDescriptors>
<systemInfos>
<connPtSystemInfos/>
</systemInfos>
</componentDefinition>]]></parameter>
<parameter name="defaultBoundary"><![CDATA[<boundaryDefinition>
<interfaces>
<interface>
<name>ninit_done</name>
<type>conduit</type>
<isStart>false</isStart>
<ports>
<port>
<name>ninit_done</name>
<role>ninit_done</role>
<direction>Output</direction>
<width>1</width>
<lowerBound>0</lowerBound>
<vhdlType>STD_LOGIC</vhdlType>
<terminationValue>0</terminationValue>
</port>
</ports>
<assignments>
<assignmentValueMap/>
</assignments>
<parameters>
<parameterValueMap>
<entry>
<key>associatedClock</key>
</entry>
<entry>
<key>associatedReset</key>
</entry>
<entry>
<key>prSafe</key>
<value>false</value>
</entry>
</parameterValueMap>
</parameters>
</interface>
</interfaces>
</boundaryDefinition>]]></parameter>
<parameter name="generationInfoDefinition"><![CDATA[<generationInfoDefinition>
<hdlLibraryName>pcie_ed_rst_release_on_bus</hdlLibraryName>
<fileSets>
<fileSet>
<fileSetName>pcie_ed_rst_release_on_bus</fileSetName>
<fileSetFixedName>pcie_ed_rst_release_on_bus</fileSetFixedName>
<fileSetKind>QUARTUS_SYNTH</fileSetKind>
<fileSetFiles/>
</fileSet>
<fileSet>
<fileSetName>pcie_ed_rst_release_on_bus</fileSetName>
<fileSetFixedName>pcie_ed_rst_release_on_bus</fileSetFixedName>
<fileSetKind>SIM_VERILOG</fileSetKind>
<fileSetFiles/>
</fileSet>
<fileSet>
<fileSetName>pcie_ed_rst_release_on_bus</fileSetName>
<fileSetFixedName>pcie_ed_rst_release_on_bus</fileSetFixedName>
<fileSetKind>SIM_VHDL</fileSetKind>
<fileSetFiles/>
</fileSet>
<fileSet>
<fileSetName>pcie_ed_rst_release_on_bus</fileSetName>
<fileSetFixedName>pcie_ed_rst_release_on_bus</fileSetFixedName>
<fileSetKind>CDC</fileSetKind>
<fileSetFiles/>
</fileSet>
</fileSets>
</generationInfoDefinition>]]></parameter>
<parameter name="hdlParameters"><![CDATA[<hdlParameterDescriptorDefinitionList/>]]></parameter>
<parameter name="hlsFile" value="" />
<parameter name="logicalView">ip/pcie_ed/pcie_ed_rst_release_on_bus.ip</parameter>
<parameter name="moduleAssignmentDefinition"><![CDATA[<assignmentDefinition>
<assignmentValueMap/>
</assignmentDefinition>]]></parameter>
<parameter name="svInterfaceDefinition" value="" />
</module>
......@@ -5547,6 +5686,17 @@
</connection>
<connection kind="clock" version="21.2" start="DUT.app_clk" end="pio_out.clk" />
<connection kind="clock" version="21.2" start="DUT.app_clk" end="jtag_master.clk" />
<connection
kind="conduit"
version="21.2"
start="DUT.ninit_done"
end="pcie_ed_rst_release_on_bus.ninit_done">
<parameter name="endPort" value="" />
<parameter name="endPortLSB" value="0" />
<parameter name="startPort" value="" />
<parameter name="startPortLSB" value="0" />
<parameter name="width" value="0" />
</connection>
<connection
kind="reset"
version="21.2"
......
0% or .
You are about to add 0 people to the discussion. Proceed with caution.
Finish editing this message first!
Please register or to comment